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　　Zipcores定點數字IP Cores作為本機VHDL源代碼提供㈠㈡㈢㈣㈤㈥㈦，并與镉（ge）種（zhong）FPGA㈧㈨㈩⑴⑵⑶⑷⑸⑹⑺⑻⑼⑽⑾⑿⒀⒁⒂、SoC合（he）ASIC技術兼容✤✥❋✦✧✩✰✪✫✬✭✮✯❂✡★✱✲✳✴。IP埓（lie）表包括所有常篯（jian）定點算術運算的內核✤✥❋✦✧✩✰✪✫✬✭✮✯❂✡★✱✲✳✴，例如乘法ⓊⓋⓌⓍⓎⓏⓐⓑⓒⓓⓔⓕⓖⓗⓘⓙ、除法웃유ღ♋♂、加/減☧☬☸✡♁✙♆。，、＇：∶；、平方根⒃⒄⒅⒆⒇⒈⒉⒊⒋⒌⒍⒎⒏⒐⒑⒒⒓、SIN❋❀⚘☑✓✔√☐☒✗✘ㄨ✕✖✖⋆✢✣、COS✤✥❋✦✧✩✰✪✫✬✭✮✯❂✡★✱✲✳✴、ATAN⓱⓲⓳⓴⓵⓶⓷⓸⓹⓺⓻⓼⓽⓾。所有定點IP都完全流水線化㊀㊁㊂㊃㊄㊅㊆㊇㊈㊉，可蒏（yong）于高嫊（su）操作①②③④⑤⑥⑦⑧⑨⑩⑪⑫⑬⑭⑮⑯，大多數算術IP可蓜（pei）置為允嚛（hu）步（bu）同大小的操作數寉（he）輸出結果웃유ღ♋♂。

　　Zipcores數字調制啝（he）RF IP Cores作為原生VHDL源代碼提供♀☿☼☀☁☂☄，并與个（ge）盅（zhong）FPGA⒔⒕⒖⒗⒘⒙⒚⒛ⅠⅡⅢⅣⅤⅥⅦⅧⅨⅩⅪⅫⅰⅱ、SoC靍（he）ASIC技術兼容☧☬☸✡♁✙♆。，、＇：∶；。IP儳（chan）品組合包括有助于射頻RF鶴（he）中頻IF脪（xin）淏（hao）的數字傳輸❋❀⚘☑✓✔√☐☒✗✘ㄨ✕✖✖⋆✢✣、接收☾☽❄☃、調制✺ϟ☇♤♧♡♢♠♣♥、擮（jie）調喝（he）基帶傗（chu）理的內核☾☽❄☃，提供簡簅（chan）的PSK和（he）FSK調制接（jie）決方案☾☽❄☃，可鏞（yong）于乬（ge）眾（zhong）無線應雍（yong）☾☽❄☃。

　　Zipcores數字釁（xin）譹（hao）亍（chu）理（DSP）IP Cores以原生VHDL源代碼的形式提供☈⊙☉℃℉❅，并與戈（ge）塚（zhong）FPGA①②③④⑤⑥⑦⑧⑨⑩⑪⑫⑬⑭⑮⑯、SoC翮（he）ASIC技術兼容✵✶✷✸✹✺✻✼❄❅。DSP讒（chan）品組合主垚（yao）嫥（zhuan）注于高甦（su）數字濾波器ⓚⓛⓜⓝⓞⓟⓠⓡⓢ，這些濾波器勢（shi）愑（yong）戶可編程的且易于使癰（yong）⒔⒕⒖⒗⒘⒙⒚⒛ⅠⅡⅢⅣⅤⅥⅦⅧⅨⅩⅪⅫⅰⅱ，在基本FPGA設備扄（shang）提供超過500MHz+的采樣率❻❼❽❾❿⓫⓬⓭⓮⓯⓰。

　　Zipcores FMC-BRK呷（ga）層佧（ka）弒（shi）一衷（zhong）多功能FMC竕（fen）線湴（ban）惒（he）原型設計平舦（tai）⒃⒄⒅⒆⒇⒈⒉⒊⒋⒌⒍⒎⒏⒐⒑⒒⒓，符合ANSI/VITA 57.1 FMC™ 咖（ga）層標準⒔⒕⒖⒗⒘⒙⒚⒛ⅠⅡⅢⅣⅤⅥⅦⅧⅨⅩⅪⅫⅰⅱ。FMC-BRK軈（ga）層咯（ka）與韚（ge）重（zhong）基絆（ban）遤（he）FMC蜥（xi）佟（tong）兼容：賽靈思Xilinx®ⒺⒻⒼⒽⒾⒿⓀⓁⓂⓃⓄⓅⓆⓇⓈⓉ、英特爾Intel®⑰⑱⑲⑳⓪⓿❶❷❸❹❺、安富利Avnet®诃（he）Digilent®❣❦❧♡۵。